AMDs Bulldozer potenter als bisher angenommen?

Bereits seit Jahren ranken sich Gerüchte um AMDs nächste Prozessor-Architektur namens Bulldozer, immer wieder angeheizt durch ein paar offizielle Informationen seitens des Herstellers. Bisher ist dabei allerdings nur der oberflächliche Aufbau eines Bulldozer-Moduls bekannt, der Aufbau unter der Haube ist hingegen noch ein streng gehütetes Geheimnis. Noch, denn nun tauchen die ersten Informationen auf, die massive Verbesserungen gegenüber der aktuellen Generation in Aussicht stellen.

Ende des letzten Jahres lies AMD zum ersten Mal die Katze aus dem Sack und sprach öffentlich über die kommende Bulldozer-Architektur, die zahlreiche Veränderungen gegenüber der aktuellen Prozessor-Generation mitbringen wird. Als erstes ist hier der Aufbau eines Bulldozer-Moduls zu nennen. Ein Modul beherbergt dabei zwei Kerne mit jeweils vier Pipelines, eigenem L1-Cache für Daten und einem zugehörigen Scheduler für Integer-Befehle. Beide Kerne teilen sich jedoch die Befehlsdekodiereinheit sowie den L2-Cache und sind daher sehr eng miteinander vernetzt.

Darüber hinaus befinden sich innerhalb eines Moduls noch zwei Gleitkommaeinheiten für 128-Bit-Operanden mit gemeinsam genutztem Scheduler. Auf diese Weise kann entweder einer der beiden Kerne die beiden Gleitkommaeinheit verwenden, oder jeder Kern benutzt eine Einheit. Dadurch soll eine bessere Auslastung der Einheiten gewährleistet werden.



Bis hier hin hat AMD die Informationen bereits bestätigt. Die Frage die bisher noch offen ist, ist natürlich der detaillierte Aufbau eines Kerns selbst – angefangen von den Cache-Größen über die Anzahl an ALUs (Arithmetisch-Logische-Einheiten) bis hin zu den AGUs (Adress-Generierungs-Einheiten). Bisher ging man davon aus, dass der Hersteller sich hier an der aktuellen Generation orientiert. Die nun bei Citavia aufgetauchten Spekulationen auf Basis des Quellcodes der Open64-Compiler, der auch AMDs Opteron-Prozessoren unterstützt, gehen hingegen in eine andere Richtung und deuten massive Verbesserungen an.

So findet sich im Quellcode ein Hinweis auf vier ALUs und drei AGUs. Letzteres passt zu der Information, dass ein Kern gleichzeitig zwei Lade- und eine Speicheroperation ausführen kann. Sollte sich diese Daten auf einen Kern beziehen, käme ein gesamtes Modul auf satte acht ALUs und sechs AGUs – zum Vergleich: Ein Phenom II besitzt gerade einmal drei ALUs und drei AGUs pro Kern. Passend zur der spekulierten Rechenpower eines Bulldozers findet sich im Quellcode auch noch der Hinweis auf eine Issue-Rate von 4, so dass bis zu vier Operationen gleichzeitig zur Ausführung angestoßen werden könnten.

Darüber hinaus hat der Autor des Blogs auch die Cache-Größen des L2- und L1-Daten-Caches im Quellcode des Compilers aufgestöbert. Demnach fällt der L1-Daten-Cache mit 16 KByte deutlich kleiner als bei den aktuellen Prozessoren aus. Der L2-Cache könnte 2 MByte umfassen, sofern sich die Einträge auch wirklich auf den Bulldozer-Kern beziehen. Dies ist zugleich auch das größte Fragezeichen hinter den Informationen. Es ist zwar bekannt dass AMD den Quellcode anpasst, ob es sich bei den Änderungen aber wirklich um Bulldozer-spezifische Eingriffe handelt ist natürlich unbekannt. Sollten die Informationen stimmen, könnte AMD in Sachen Pro-MHz-Leistung einen großen Sprung nach vorne machen.
[fo]