AMD Puma

Erstmals, ermöglicht durch die Fusion mit ATI, bietet AMD für das Notebooksegment eine komplette Plattform mit Namen "Puma". Diese gliedert sich in die Dual-Core-CPU Turion X2 Ultra, Codename "Griffin", und den Pendant zum aktuellen Desktop-Chipsatz. Dieser trägt den Namen AMD M780G.

Der Turion X2 Ultra genannte Dual-Core basiert in seinem Inneren auf der K8-Architektur. Allerdings wich AMD mit seiner Entwicklung vom bisherigen Weg der Multi-Purpose-Architektur (Server/Desktop/Mobile mit nur geringen Unterschieden und fast identischem Design) ab und implementierte zusätzliche Energiesparoptionen, strich dafür für Mobile irrelevante Dinge wie z.B. die Schaltkreise im Speichercontroller, die für die Ansteuerung von RDIMMs notwendig sind.

Momentan gibt es die Prozessormodelle ZM-80, ZM-82 und ZM-86 in den Taktstufen 2,1 GHz, 2,2 GHz und 2,4 GHz. Ersterer trägt die TDP-Nennung 32 W, die anderen beiden 35 W. Was diese Zahlen für das Gesamtsystem bedeuten, zeigen unsere Verbrauchsmessungen später. Allen dreien gemeinsam sind 2x 64 kB L1-Cache (Instruction + Data) und 1 MB L2-Cache pro Kern.

Trotzdem hält AMD auch bei Griffin noch an DDR2-Speicher fest, im Nämlichen an PC2 6400(DDR2-800), PC2 5300 (DDR2-667), PC2 4200 (DDR2-533) oder PC2 3200 (DDR2-400). DDR3 steht bislang nicht zur Debatte - hier ist die Bedeutung im Mobilgeschäft ohnehin noch zu gering. Stattdessen implementierte AMD einen DRAM-Prefetcher, um so die Latenzen auf dem Speicherbus zu senken.


Die zweite signifikante Modifikation liegt in den Energiesparoptionen. Diese lassen zum einen eine tiefere Absenkung der Taktfrequenz je Core zu. Statt bisher minimal 800 MHz kann die CPU nun in Achtel-Schritten takten. Für eine 2 GHz CPU bedeutet das also eine Minimalfrequenz von lediglich 250 MHz, dies soll ausreichen, um beispielsweise eine DVD abzuspielen.

Die beiden Cores takten unabhängig zueinander bis hinab zum C1 State, dem "Halt"-Zustand. Die Wechsel zwischen den Taktstufen gelingen dabei ohne Resynchronisierung der Phase-Locked Loops (PLL), die für die Taktgenerierung zuständig sind und damit verbundenem Disconnect der Hyper-Transport- (HT) und Speichercontroller-Taktdomänen. Dies spart bei jedem Schaltvorgang einige Sekundenbruchteile, in denen sonst die Rechentätigkeit unterbrochen werden müsste.