Phenom II X4: Das Lifting im Detail

Es gestaltete sich doch relativ schwierig von AMD passende Informationen zu den Detailverbesserungen rechtzeitig zur heutigen Vorstellung zu erhalten. Die Presse-Präsentationen waren hier nicht wirklich aussagekräftig und glichen mehr einer Werbebroschüre.

Nichts desto trotz wollen wir versuchen die Änderungen im Detail mit dem bisherigen Wissenstand zu beantworten.

L3-Cache - das Geheimnis des Erfolges?

Grundsätzlich blieb AMD auch beim Phenom II einer 3-Stufen-Cachearchitektur treu, jedoch mit der wesentlichen Änderung, dass man den L3-Cache von zwei auf sechs Megabyte aufstockte. Damit erhält der Prozessor nicht nur mehr Pufferspeicher, sondern sorgt auch dafür, dass etwaige Seiten, welche im L1- oder L2-Cache nicht mehr vorgehalten sind, sich zumindest noch im schnellen L3-Cache finden lassen, so dass der längere Weg zum Hauptspeicher vermieden werden kann.

Dabei hat AMD zusätzlich die Performance des L3-Caches verbessert und zwar derart, dass der Cache nun 48-Wege-assoziativ arbeitet und nicht mehr 32-Wege-assoziativ wie bei der ersten Phenom-Generation. Dadurch können mehr Blöcke im L3-Cache vorgehalten und schneller aufgefunden werden. Für einen schnelleren Zugriff reduzierte man zudem die Latenzen des L3-Caches - von zwei Taktzyklen ist nun die Rede.


Darüber hinaus spricht AMD ebenfalls noch von Verbesserungen der Prefech-Einheiten des DRAM-Controllers. Letzteres dürfte sich allerdings auf den DDR3-fähigen Controller beziehen, wobei AMD hier bis zum Redaktionsschluss noch nicht für Klarheit sorgen konnte.

Beim L3-Cache bleibt AMD weiterhin bei der "exklusiven shared" Variante, d. h. der größere Cache steht allen Kernen gemeinsam zur Verfügung und die dort abgelegten Daten sind exklusiv nur in diesem Cache gelagert. Intel schaut beim L3-Cache zwar in einigen Fällen auf größere L3-Caches, hält diese aber "inklusiv" vor. Das bedeutet, dass im dortigen L3-Cache auch die Inhalte des L1- und L2-Caches gespiegelt vorgehalten werden.

Instructions per Clock

Leider blieb uns AMD auch zu dem Punkt IPC (Instructions per Clock) detaillierte Informationen schuldig. Man sprach bislang lediglich davon, dass es Verbesserungen bei den IPC gab. Dabei sollen die folgenden Punkte betroffen sein:

• Enhanced path-based indirect branch prediction
  
• Larger load store (LS) buffering
  
• Lager floating point (FP) buffering
  
• Enhanced Lock pipelining
  
• FB MOV-compute optimization

Schon zur Einführung der K10-Architektur hatte AMD Verbesserungen im Bereich IPC vorgenommen. In Anbetracht der Hersteller-Angaben, dass lediglich 3 % Performance-Verbesserungen im direkten Core-Bereich erfolgt seien, mag es angehen, dass AMD tiefer gehende Informationen für nicht weiter relevant hielt.